スペクトラム・アナライザに関する翻訳に、resolution bandwidth（分解能帯域幅）という言葉がよく出てくる（例えば、Agilent PSAシリーズ・スペクトラム・アナライザのp5）。resolution bandwidth（分解能帯域幅）は、RBWと略されることがある。

スペクトラム・アナライザは、信号の周波数特性（横軸が周波数、縦軸が大きさの周波数領域の信号波形）を表示する測定器である。このような測定器は、大きく分けて、FFTアナライザと掃引同調型（スーパーヘテロダイン方式）スペクトラム・アナライザの2種類がある。

FFTアナライザは、時間領域（横軸が時間、縦軸が大きさ）の信号を高速フーリエ変換（FFT）することにより、周波数領域の波形を計算して表示する。しかし、高周波信号を表示するには、広帯域で時間領域の信号を捕捉する必要があり（広帯域の増幅器を使用する必要があり）、バックグラウンド・ノイズが大きくなって、ダイナミック・レンジが制限されるという欠点がある。

掃引同調型スペクトラム・アナライザは、（高周波の）入力信号(RF信号)をミキサでダウンコンバートして、周波数の低いIF信号に変換してから増幅して表示するので、ノイズが少なく大きなダイナミック・レンジが得られる。

このミキサは非線形デバイスなので、ミキサの出力には、必要な差信号（RF信号の周波数－局部発振器（LO)の周波数）以外に、RF信号やLO信号の高調波成分やそれらの和と差の成分が含まれている。これらの不要な周波数成分を除去するために、ミキサのIF出力をバンドパス・フィルタ（IFフィルタと呼ばれる）に通す必要がある。このバンドパス・フィルタの帯域幅が分解能帯域幅である。

掃引同調型スペクトラム・アナライザでは、周波数が固定のRF信号に対して、LO信号の周波数を掃引しながら（変化させながら）、同調したIF信号を測定（表示）する。すなわち、掃引に伴って、差周波数であるIF信号の周波数も変化しながら（IF信号の振幅は一定）、選択した周波数特性（帯域幅）のIFフィルタを通過するので、IFフィルタの周波数特性（帯域幅）の波形がCRTに表示される（ここのJavaアプレットを参照）。したがって、分解能帯域幅を狭くすることにより、周波数が近接した2つのRF信号を表示（分解）できるようになったり、ノイズ・レベルが下がってダイナミック・レンジが大きくなるが、掃引速度（測定速度）は低下する。

因みに、掃引同調型（スーパーヘテロダイン方式）と呼ばるのは、スーパーヘテロダイン方式のAMラジオ（放送局の周波数（固定）に合わるために、ダイヤルを回して（LO周波数を変化させて）同調することにより、音声が聞こえるようになる）と同じ原理だからである。掃引同調型スペクトラム・アナライザでは、ダイヤルを回すという操作が自動で行われ、同調したら（音声が聞こえるのではなく）その信号の同調周波数における大きさが画面に表示される。

スペクトラム・アナライザの動作原理については、以下を参照

スペクトラム解析の基礎

オシロスコープ測定のトリガに関する翻訳に、runt（ラント）、glitch（グリッチ）という言葉がよく出てくる（例えば、Agilent Technologies Infiniium 9000 シリーズ・オシロスコープのp22のトリガ・モードの表）。

runt（ラント）は、通常の意味である「小さな動物」とか「出来損ない」から転じて、オシロスコープ測定では、デジタル信号のHiレベルまたはLoレベルに到達しないパルス信号（例えば、これの画面5）という意味で用いられる。ラント・パルスは、非同期信号をシステム・クロックに同期する際のラッチ回路（フリップ・フロップ）の異常動作などが原因で発生する。

glitch（グリッチ）の通常に意味は「故障」とか「誤動作」であるが、オシロスコープ測定では、デジタル信号の正常なパルス幅に比べて極めて狭いパルス幅の信号（例えば、これの図2と図3）という意味で用いられる。グリッチは、ゲート遅延、配線遅延、非同期回路などによる信号の遅延時間差により生じる。

デジタル・システムのシミュレーションに関する翻訳で、HDLという言葉がよく出てくる（例えば、SystemVueとSTKによるレーダ・システムのバーチャル・フライト・テストのp3の図2）。HDLは、Hardware　Description　Language（ハードウェア記述言語）の略である。

デジタル・システム（デジタル回路）は、ブルーレイ・レコーダなどの家電製品、コンピュータ、通信機器などに幅広く使用されていて、ますます大規模化、複雑化している。小規模なデジタル・システム（デジタルIC）は、論理ゲートレベルの回路図で（AND、NAND、OR、NOR、NOTなどの基本論理演算素子とフリップフロップなどの順序演算素子の組み合わせを頭で考えて手作業で）設計できるが、ゲート数が100万個を超える大規模なシステムLSIの設計は困難である。これを克服するために、回路図を書いて考えるのではなく、プログラミング形式でデジタル回路の動作や構造を記述して設計するための言語がHDLである。

プログラミング形式で設計できることから、

アルゴリズム設計（仕様設計）
　　↓
アーキテクチャ設計（機能分割）
　　↓
ビヘイビア・レベル設計（機能ブロックの入出力と内部動作を定義）
　　↓（HDLによる動作合成）
レジスタ転送レベル設計（レジスタ（フリップ・フロップ）と演算で機能を表す）
　　↓（HDLによる論理合成）
ゲート・レベル設計（論理演算素子と順序演算素子の組み合わせ）
　　↓（自動レイアウト・ツールによる配置配線）　　　　　
レイアウト設計

のような、トップダウン設計が可能になり、設計効率が大幅に高まる。

広く普及しているHDLとして、米国国防総省の VHSIC（Very High Speed Integrated Circuit）プロジェクトで開発されたVHDLと、Cadence 社の論理シミュレータ Verilog XL 用に開発されたVerilog HDLがあり、それぞれIEEEで標準化されている。

HDLについては、以下を参照

ハードウェア記述言語 －VHDL入門－

三重大学大学院 工学研究科 情報工学専攻 コンピュータサイエンス講座　計算機アーキテクチャ研究室の佐々木助教のページ > 講義/演習関連 > 集積回路工学 > 7.集積回路の設計手法