Vth

半導体デバイス測定に関する翻訳で、Vthという言葉がよく出てくる(例えば、B1500A半導体デバイス・アナライザのp3)。Vthは、Voltage THreshold(しきい値電圧)の略である。

CPUやメモリなどのLSIには、MOS(Metal-Oxide-Semiconductor、金属酸化膜半導体)構造のトランジスタ(MOSFET、FETはField Effect Transistor(電界効果トランジスタ)の略)がスイッチング素子として使われている。MOSFETのゲートに電圧(電界)を印加する/しないによる、ソース-ドレイン間の電流のオン/オフ制御(スイッチ)を利用して、論理回路が形成されている。

nチャネル(n型)MOSFETは、p型半導体基板上にチャネル(電気の通り道)と呼ばれる領域を挟んで離れた2箇所にn型半導体領域(一方にソース電極、もう一方にドレイン電極が接続される)がある。チャネル領域の真上には酸化膜(絶縁層)を挟んで金属電極(ゲート電極)が存在する。

ゲート電極に少しずつ正の電圧を印加していくと、絶縁層を挟んだp型半導体基板の多数キャリア(電流の担い手であるホール)が正の電圧に反発してグランドに逃げて、動けないマイナスの電荷が残り、空乏層が形成される(ゲート電圧に応じて空乏層が厚くなっていく)。この状態では、ゲート直下には、動けないマイナスの電荷が残っている空乏層があるだけなので、ドレインに電圧を印加してもソース-ドレイン間に電流は流れない。

さらにゲート電圧を大きくしていくと、空乏層の厚さだけでは対応できなくなり、ソースとドレインのキャリア(電子)がゲート直下に引き寄せられて、ゲート直下のp型半導体が電子の多いn型半導体に反転する(反転層が形成される)。反転層が形成されると、ソースとドレインがn型半導体でつながるので、電流が流れ始める。このときのゲート電圧をしきい値電圧(Vth)と呼ぶ。

MOSFETについては、以下を参照

山形大学大学院理工学研究科廣瀬文研究室 > 半導体デバイス教科書プロジェクト > 第6章 MOSFET

Vthについては、以下を参照。

CMOSアナログのいまさらでも聞きたい!

神様の半導体講座 > カテゴリ > デバイス > 2004年04月12日 トランジスタの動作

QSCV

半導体デバイス測定に関する翻訳で、QSCVという言葉がよく出てくる(例えば、B1500A半導体デバイス・アナライザのp3)。QSCVは、Quasi-Static Capacitance-Voltage(準静的CV)の略である。

QSCV法は、界面準位密度を評価する方法の1つである。非常に低い周波数(Quasi-Static)の電源と高周波電源を用意して、それぞれの電源でゲート電極に電圧を印加して、C-V特性を測定し、以下のようにして界面準位密度を求める方法である。

非常に低い周波数をゲート電極に印加したときは、界面準位にキャリアが捕獲され電荷が溜まる状態が反映されるのでその等価容量Citが半導体基板の空乏層容量Csに並列接続され、それらに絶縁(酸化)膜の容量Coxが直列に接続された等価回路として、MOS構造の容量Clfが表され、

1/Clf=1/Cox+1/(Cs+Cit)

となる。

高周波をゲート電極に印加したときは、界面準位へのキャリアの捕獲/放出プロセスが高周波に追随できず、MOS構造の容量(キャパシタンス)Chfは、絶縁膜の容量Coxと空乏層容量Csが直列に接続された等価回路で表され、

1/Chf=1/Cox+1/Cs

となる。

上の2つの式から、Citを求めて、界面準位密度Ditを

Dit=Cit/qA(q:電子の電荷、A:電極下の界面の面積)

で求める方法がQSCV法である。

界面準位については、以下を参照

山形大学大学院理工学研究科廣瀬文研究室 > 半導体デバイス教科書プロジェクト > 第4章 ショットキーダイオード

QSCV法については、以下を参照。

福井大学審査学位論文 [博士(工学)] 窒化物半導体トランジスタの高温動作に関する研究(平成26年3月 畑野 舞子)の「2-5-2 界面準位の評価法」の「high-low 法」

charge pumping(チャージ・ポンピング)

半導体デバイス測定に関する翻訳で、charge pumping(チャージ・ポンピング)という言葉がよく出てくる(例えば、B1500A半導体デバイス・アナライザのp3)。

CPUやメモリなどのLSIには、MOS(Metal-Oxide-Semiconductor、金属酸化膜半導体)構造のトランジスタ(MOSFET、FETはField Effect Transistor(電界効果トランジスタ)の略)がスイッチング素子として使われている。MOSFETのゲートに電圧(電界)を印加する/しないによる、ソース-ドレイン間の電流のオン/オフ制御(スイッチ)を利用して、論理回路が形成されている。

nチャネル(n型)MOSFETは、p型半導体基板上にチャネル(電気の通り道)と呼ばれる領域を挟んで離れた2箇所にn型半導体領域(一方にソース電極、もう一方にドレイン電極が接続される)がある。チャネル領域の真上には酸化膜(絶縁層)を挟んで金属電極(ゲート電極)が存在する。

ゲートに電圧を印加していない状態では、ソース(n型半導体領域)とドレイン(n型半導体領域)間のチャネル領域はp型半導体なので(チャネル領域の電流の担い手であるキャリアはホールであり、ソースとドレインのキャリア(電子)と異なるので)、ソースからドレインに電流は流れない。

ゲートに正の電圧をかけると、ゲートが正に帯電して、ソースとドレインのキャリア(電子)がゲートに引き寄せられてp型半導体のチャネル領域に侵入し、ゲート直下のチャネル領域のp型半導体がn型半導体に反転してキャリアが同じ種類になり(反転層が形成され)、電流が流れる。

従来は、MOS製造プロセスで酸化膜(SiO2)と半導体(Si)基板の界面におけるダングリングボンド(化学の分野の相手のいない結合の手)は水素で終端され、ダングリングボンドのような構造欠陥による影響は問題にならなかったが、近年のLSI CMOSプロセスの微細化に伴い、ゲート酸化膜の厚さも極薄になり、影響が大きくなっている。界面におけるこのような構造欠陥(トラップ)により、キャリアが捕獲されてしまうエネルギー準位は界面準位と呼ばれている。キャリアが界面準位に捕獲され、その状態にとどまり、その後放出されるまでに時間がかかることになるので、MOSFETの高速動作に影響を与える。この界面準位密度を評価する方法の1つが、チャージ・ポンピング法である。

チャージ・ポンピング法では、ゲートにパルス列(パルスのベース電圧が蓄積状態に対応する電圧、パルスのトップ電圧が反転状態に対応する電圧)を印加して、蓄積状態と反転状態を繰り返して、ゲートと半導体(Si)基板との間の電流を測定する。ゲートに正の電圧(パルスのトップ電圧)が印加されている状態では、反転層が形成されて電子が流れ、トラップによって電子が捕獲される。その後、パルスがベース電圧に立ち下がる時に、捕獲された電子が放出されSi基板内の正孔と再結合して、ゲートとSi基板の間に電流(チャージ・ポンピング電流)が流れる。この電流とパルスの周波数から、界面準位密度を求める方法がチャージ・ポンピング法である。

MOSFETについては、以下を参照

山形大学大学院理工学研究科廣瀬文研究室 > 半導体デバイス教科書プロジェクト > 第6章 MOSFET

チャージ・ポンピング法については、以下を参照。

チャージポンピング法によるMOS界面準位密度の測定